전자회로-A정답(2021-04-22 / 316.2KB / 236회)
전자회로 A 책형 1 쪽 전자회로 문 1. 다음 증폭기 회로의 저주파 동작 특성에 대한 설명으로 옳지 않은 것은? (단, M1의 출력저항과 body effect 영향은 무시하고, 소신호 전압이득 AV = Vout/Vin이다) VDD RD Vout M1 RS Vin ① RS에 의해 이 증폭기는 negative feedback으로 동작한다. ② RS가 증가하면 전압이득의 크기 |AV|는 감소한다. ③ RD가 증가하면 전압이득의 크기 |AV|는 증가한다. ④ 트랜지스터 M1의 transconductance(gm)가 매우 클 때 전압 이득의 크기 |AV|는 RS/RD로 된다. 문 2. 다음 연산 증폭기 회로의 전압이득 | |의 값은? (단, 연산 증폭기의 특성은 이상적이라고 가정한다) + + - - + - ① 1.5 ② 2.5 ③ 3 ④ 6 문 3. 다음 회로에서 , , , , , 일 때, 와 의 값에 가장 가까운 것은? + - + - ① , ② , ③ , ④ , 문 4. 다음 피드백 증폭회로에 대한 설명으로 옳지 않은 것은? + - + - + - + - + - + - outf in f - + ① ② in f ③ outf ④ 입력, 출력단이 각각 직렬-병렬(series-shunt) 형태인 피드백 (feedback) 회로이다. 문 5. 이상적인 전압증폭기(voltage amplifier)의 입력임피던스와 출력 임피던스에 대한 설명으로 옳은 것은? ① 입력임피던스와 출력임피던스는 모두 0(zero)이다. ② 입력임피던스는 무한대이고, 출력임피던스는 0(zero)이다. ③ 입력임피던스는 0(zero)이고, 출력임피던스는 무한대이다. ④ 입력임피던스와 출력임피던스는 모두 무한대이다. 문 6. 어떤 연산증폭기의 개루프(open-loop) 보드 선도(bode plot)는 그림과 같고, 3 dB 주파수는 100 MHz이다. 이 증폭기에 피드백 (feedback) 회로를 추가하여 폐루프(closed-loop) 증폭기로 구성 하였더니 DC 전압이득이 20 dB가 되었다. 이 폐루프(closed-loop) 증폭기의 3 dB 주파수는? f(log scale) Gain(dB) 40 -20 dB/dec 100 MHz funit 0 ① 100 MHz ② 400 MHz ③ 500 MHz ④ 1 GHz 문 7. 어떤 차동 증폭기의 차동모드(differential-mode) 전압이득은 2,000 이고, 공통모드(common-mode) 전압이득이 0.2일 때, 공통모드 제거비율(common-mode rejection ratio, CMRR)의 값은? ① 40 dB ② 60 dB ③ 80 dB ④ 100 dB 전자회로 A 책형 2 쪽 문 8. 다음 공통 게이트 증폭기의 주파수 응답은 그림과 같다. 소신호 전압이득의 수식에서 극점이 위치하는 주파수는? (단, 전류원 의 내부저항, 의 출력저항 및 body effect 영향은 무시한다) log 0 ① ② ③ ④ 문 9. 다음 윈 브리지(Wien bridge) 발진회로에서, 피드백 계수(feedback factor) 에 대한 수식은? + - ① ② ③ ④ 문 10. 다음 회로는 차동증폭기(differential amplifier)로 구성되어 발진기로 동작한다. 이 때 와 의 파형으로 가장 옳은 것은? ① ② ③ ④ 문 11. 다음은 위상고정루프(phase locked loop, PLL)의 블록 다이어그램이다. 출력주파수 을 현재보다 2배 증가시킬 수 있는 방법으로 옳은 것은? VCO 전압제어 발진기 PFD 위상검출기 down up ÷ N 분주기 ① 기준주파수 를 두 배 증가시킨다. ② 분주비 N을 두 배 감소시킨다. ③ 전하펌프(charge pump)의 전류원 를 두 배 증가시킨다. ④ VCO의 이득을 두 배 증가시킨다. 문 12. AM 변조된 신호의 최대 피크-피크 전압(Vp-p)이 16 V이고, 변조지수(modulation index) m = 0.6일 때, 최소 피크-피크 전압(Vp-p)으로 가장 옳은 것은? ① 2.5 V ② 4.0 V ③ 9.6 V ④ 15.4 V 전자회로 A 책형 3 쪽 문 13. 다음 회로들에서 모든 커패시터와 인덕터에 저장되어 있는 초기값은 0이다. 각 회로에서 입력 VS(또는 IS)가 시간 t =0에서 인가될 때, 출력 전압 Vo가 0.5 V에 도달하는 시간이 빠른 회로부터 차례로 나열한 것은? (단, ln(2) = 0.7이라고 가정한다) ㄱ. + Vs - 1H 1V t=0 1Ω Vo ㄴ. 1Ω 1A t=0 1F Is Vo ㄷ. - Vs + t=0 2V 1Ω 1F 1Ω Vo ① ㄷ - ㄴ - ㄱ ② ㄴ - ㄷ - ㄱ ③ ㄷ - ㄱ - ㄴ ④ ㄴ - ㄱ - ㄷ 문 14. 다음 전압 조정기(voltage regulator)회로에서 출력전압 가 일정하게 유지될 때 의 값은? (단, 연산 증폭기의 특성은 이상적이라고 가정한다) + - + - ① 1.5 ② 15.0 ③ 16.5 ④ 18.5 문 15. 직류 전압을 얻기 위해 변압기와 전파(full-wave)정류회로를 구성하였다. 1차 대 2차 측의 권선비가 1 : 2인 손실이 없는 이상적인 변압기의 1차 측에 100의 교류를 인가할 때, 전파정류기의 출력전압 은? ① ② ③ ④ 문 16. 다음 논리회로에서 의 초기값은 각각 1001이다. Clock 신호가 5번째로 상승한 직후의 값은? (단, 모든 D flip -flop은 상승 edge trigger에 동작한다) clock D Q D Q D Q D Q ① 1010 ② 1100 ③ 0101 ④ 1110 문 17. 다음은 CMOS 인버터의 회로도와 전압전달 특성곡선(voltage transfer curve)이다. 이에 대한 설명으로 옳지 않은 것은? (단, CMOS 트랜지스터에서 발생하는 누설전류 등 기생적인 효과는 무시한다) VDD Vin Vout M2 M1 Vout VDD VDD Vin M2 Off M1 Off 0 ① 정적(static) 전력소모보다 동적(dynamic) 전력소모가 전체 전력소모에서 차지하는 비율이 더 크다. ② 출력전압의 범위는 VDD(공급전압)에서 GND(접지)이다. ③ 동적(dynamic) 전력소모는 VDD(공급전압)에 선형적으로 비례 한다. ④ M2의 게이트 너비(W)를 증가시키면 전압전달 특성곡선이 오른쪽으로 이동한다. 문 18. 다음 회로에서 출력 Y의 논리식은? ① ② ③ ④ 전자회로 A 책형 4 쪽 문 19. 다음의 논리함수 를 간략화한 결과로 옳은 것은? ① ② ③ ④ 문 20. 다음 회로에서 가 일정하게 유지될 때, 제너(Zener) 다이오드에 흐르는 전류 의 값은? (단, , , 이고, 제너전압 이다) - + + - ① 0.1 A ② 0.7 A ③ 0.8 A ④ 0.9 A