2011 국가직 7급 전자회로 문제 정답

 

전자회로-우정답(2021-04-04 / 389.9KB / 175회)

 

 전자회로 우 책형 1 쪽 전자회로 문 1. 그림과 같은 공통 베이스(CB) 증폭기에 대한 설명으로 옳지 않은 것은? RC C2 C1 RS RL ＋  － I －VEE ＋  － ＋ － R R VCC ① 출력 저항 Ro  RC⫽RL ② 전압 이득 A     gmRC ③ 입력 저항 R  r ④ 전류 이득 A        문 2. CCVS(current controlled voltage source)기본 증폭기에 적합한 궤환(feedback) 형태는? ① 직렬－병렬(series-shunt) 궤환회로 ② 병렬－병렬(shunt-shunt) 궤환회로 ③ 직렬－직렬(series-series) 궤환회로 ④ 병렬－직렬(shunt-series) 궤환회로 문 3. 그림과 같은 이상적인 연산증폭기 회로의 출력(Vout) 전압[V]은? － ＋ R R R 2 kΩ 2 kΩ 10 kΩ Vout Vin1 ＝ 0.1 V Vin2 ＝ 0.2 V VCC VEE ① 1.5 ② －1.5 ③ 1 ④ －1 문 4. 아래의 RLC 병렬 공진 회로에 대한 설명으로 옳지 않은 것은? R C L ① 공진 주파수는    LC  이다. ② 대역폭은 BW  Q  이다. ③ 선택도는 Q  R L 이다. ④ 공진 주파수에서 전체 임피던스의 크기는 최대이다. 문 5. 아래 고주파 회로의 상위 3-dB 주파수 H를 구하는 식은 다음과 같다. C , R값은? H  CR  ＋ －  RS RG G D S Cgs Cgd gmgs ro RD RL ＋  － C R ① Cgs ＋ Cgd(1 ＋ gmRL) RS⫽RG ② Cgs ＋ Cgd(1 ＋ gmRL) RS ＋ RG ③ Cgs ＋ Cgd(1 ＋ gm(ro⫽RD⫽RL)) RS⫽RG ④ Cgs ＋ Cgd(1 ＋ gm(ro⫽RD⫽RL)) RS ＋ RG 문 6. 다음 BJT 트랜지스터 회로에 대한 바이어스 값[ICQ ,VCEQ]에 가장 가까운 것은? (단,  ＝ 200, VBE ＝ 0.7 V이다) ＋25 V 10 μF 10 μF IC 400 kΩ 1 kΩ 1 kΩ ＋ VCE － ICQ[mA] VCEQ[V] ① 8.1 8.8 ② 3.2 10.2 ③ 5.7 11.2 ④ 6.7 12 문 7. 다음 MOSFET 회로에서 입력 전압(Vin)이 low(A)와 high(B) 상태일 때, 각각의 출력 전압(Vout)[V] 값에 가장 가까운 것은? (단, MOSFET의 ID(active) ＝ 1mA일 때, VDS(active) ＝ 5V이고, Q2의 RDS(on) ＝ 200Ω이다) Vin 10 V Vout Q1 Q2 A B ① 5 0.24 ② 5 0.38 ③ 10 0.24 ④ 10 0.38 전자회로 우 책형 2 쪽 문 8. 다음 궤환증폭기 교류회로에 대한 설명으로 옳지 않은 것은?   ① 궤환으로 인하여 입력 저항이 증가한다. ② 입력단으로 궤환되는 신호는 전류이다. ③ 출력단에서 샘플링되는 신호는 전압이다. ④ 궤환으로 주파수 대역폭이 넓어진다. 문 9. 이상적인 연산증폭기로 구성된 회로에 대한 설명으로 옳지 않은 것은? (단, VZ ＝4.7 V, VT ＝0.7 V, VCC ＝10 V, VEE ＝－10 V이다) ＋5V 0 －5V － ＋  R V D1 D2 ＋ R －  ＋ R － R1 100 kΩ R2 47 kΩ V VCC VEE ① VR ±V ② V  V ③ Vout ±V ④ V ±V 문 10. 다음 회로에서 저주파 대역과 고주파 대역에서 전압 이득이 감소 하는 이유로 옳지 않은 것은? R1 R2 RC RL C1 RE C2 C3 ＋VCC ＋  － ＋ － ① 고주파 대역에서 C3에 의한 바이패스 효과가 크기 때문에 이득이 감소한다. ② 트랜지스터의 접합 용량은 고주파 대역에서 이득 감소의 원인이 된다. ③ C1, C2는 저주파 대역에서 임피던스에 의한 전압 강하로 전압 이득을 감소시킨다. ④ C3로 인하여 저주파 대역에서 부궤환 효과로 인하여 이득을 감소시킨다. 문 11. 다음 회로에서 부하저항 RL로 흐르는 전류 IL은? (단, R≠RL이고, 연산증폭기는 이상적이라고 가정한다) R R R R IL RL － ＋ V ① R V ② R V ③ RL V ④ RL V 문 12. 다음 정전압 회로에서 외부 영향으로 VL의 전압이 강제로 감소될 때, 순간 발생하는 회로 동작에 대한 설명으로 옳지 않은 것은? V1 R1 Q1 Q2 R2 R4 R3 VL RL ① Q1의 컬렉터 전류(IC1)는 증가한다. ② Q1의 베이스－에미터 전압(VBE1)은 증가한다. ③ Q2의 베이스－에미터 전압(VBE2)은 감소한다. ④ Q2의 컬렉터－에미터 전압(VCE2)은 감소한다. 문 13. 다음 정전압 회로의 출력 전압 VO [V]는? (단, VBE1 ＝ VBE2 ＝ 0.7 V, Vz ＝ 5 V이다) RS V VO RL R1 ＋ VZ VBE1 － VBE2 ＋ － － ＋ ① 4.3 ② 5.0 ③ 5.7 ④ 6.4 전자회로 우 책형 3 쪽 문 14. BJT( ＝100)를 사용하여 구성한 아래 회로의 출력 Y1Y0를 2진수로 표현하면? (단, 출력 전압 0 [V]에서 0.3 [V] 사이를 이진수의 0으로 하고, 1[V] 이상을 이진수의 1이라고 가정하고 VBE(on) ＝ 0.7 V이다) 1 kΩ 10 kΩ 100 kΩ 1 kΩ 5.7 V 10 V Y0 Y1 Y1 Y0 ① 0 0 ② 0 1 ③ 1 0 ④ 1 1 문 15. 다음 논리회로의 출력 Y를 옳게 표현한 것은? A A B C B 10 μA ＋VDD Y ①   ②   ③  ④  문 16. 다음 회로의 NAND latch에서 입력이 S ＝ 1, R ＝ 0일 때 출력 Q 및 Q의 값은? S R Q Q Q Q ① 0 0 ② 1 0 ③ 1 1 ④ 0 1 문 17. 다음 회로에서 출력 전압 의 파형에 대한 설명으로 옳은 것은? (단, 보기 중 점선은 입력이고, 실선은 출력이다) 3 V ＋ － － ＋ 3 V D1 D2 ＋  － ＋  － R 5 V －5 V  t ①  t ②  t ③  t ④  t 문 18. 다음은 인버터 3개로 구성된 발진회로이다. 하나의 인버터의 지연 시간이 4ns라고 할 때, 발진 회로 주파수에 가장 근사한 값은? ① 52 MHz ② 63 MHz ③ 83 MHz ④ 100 MHz 문 19. 다음 회로는 수정 진동자(crystal oscillator)를 이용한 클럭(clock) 발생회로이다. 이 회로의 특징에 대한 설명으로 옳지 않은 것은? R C C ① 인버터의 동작점이 0과 1이 변하는 중간쯤에 잡히도록 R값을 결정하면 높은 증폭도를 얻는다. ② 수정 발진자의 Q가 매우 크기 때문에 매우 정확하고 안정된 발진 주파수를 얻을 수 있다. ③ R를 조절하면 발진 주파수를 조절할 수 있다. ④ 수정 발진자의 리액턴스(reactance)가 유도성(inductive)일 때 발진이 일어난다. 전자회로 우 책형 4 쪽 문 20. 다음의 구형파 발진회로에서 가 VH  V, VL V일 때, 가 변화하는 범위는? (단, 연산증폭기는 이상적이라고 가정한다) ＋ － R R R C   5 V －5 V   ① －2.5 V ～ ＋2.5 V ② －5.0 V ～ ＋5.0 V ③ －7.5 V ～ ＋7.5 V ④ －10.0 V ～ ＋10.0 V