2012 국가직 7급 전자회로 문제 정답 - 2012.7.28.

 

전자회로-인정답(2021-04-11 / 397.7KB / 184회)

 

 전자회로 인 책형 1 쪽 전자회로 문 1. 다음 회로의 전압이득(Vin Vout )은? (단, 연산증폭기의 특성은 이상적 이라고 가정한다) R Vout ＋ － R － ＋ Vin R R R R ①  R R  R R  ②  R R R  R R  ③  R R  RR R  ④  R R R  RR R  문 2. 다음 증폭회로가 1 kΩ의 입력저항(Rin ), 40 dB의 DC 전압이득 (AV,DC),    Hz의 단일이득주파수(unity-gain frequency, ft)를 가질 때, R [kΩ]와 C [nF] 값에 가장 근사한 것은? (단, 연산 증폭기의 특성은 이상적이라고 가정한다) － ＋ Vout C R Vin R R2 C ① 10 0.01 ② 10 1 ③ 100 0.01 ④ 100 1 문 3. 신호 st를 다음 시스템에 입력하였을 때, 주파수변조(FM) 신호가 만들어졌다면 블럭 A와 B로 옳은 것은? st A B FM 신호 Accosfct A B ① 미분기 진폭 변조기 ② 적분기 진폭 변조기 ③ 미분기 위상 변조기 ④ 적분기 위상 변조기 문 4. 다음 회로에 대한 해석으로 옳지 않은 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다) － ＋ R R R R Vout Vin I Vx ① Vx  IR ② Vin Vx   R R ③ Vx Vout   R R  R R ④ Vin Vout   R R  R R  R R  문 5. 다음 논리회로의 입력 A, B, C에 0 V 또는 5 V 전압이 인가될 때, 출력 Y를 표현한 것으로 옳은 것은? (단, 다이오드의 특성은 이상적이며, NMOS 트랜지스터의 turn-on 저항은 0보다 크고 PMOS 트랜지스터의 turn-on 저항보다는 상당히 작다고 가정한다) B A C Y 5 V ① AB C ② ABC ③ ABC ④ A BC 문 6. 다음 회로에서 2개의 바이폴라 트랜지스터가 동일하고 얼리 전압을 무한대라고 가정하였을 때, Q2의 에미터에서 들여다 본 임피던스 RX를 표현한 것으로 가장 근사한 것은? (단,  ≫ ) VCC RC Q2 RX RB Q1 ① gm   RC ② gm   gm  ③ gm     gm    RB  ④ gm     gm  RC   RB  전자회로 인 책형 2 쪽 문 7. 다음 회로에서 오프셋(offset) 전압 Vos의 영향을 제거할 수 있는 IC를 표현한 식으로 옳은 것은? (단, 음영처리 된 연산증폭기의 특성은 이상적인 것으로 가정한다) ＋ － Vout Vin R R ＋ Vos － IC ＋ － ① R   R  Vos ② R   R  Vos ③ R Vos ④  R  Vos 문 8. 다음 그림은 위상잠금루프(Phase-Locked Loop, PLL)를 사용한 주파수 합성기 회로의 한 예를 보여주고 있다. 회로에 대한 설명 으로 옳지 않은 것은? PFD (위상주파수 검출기) ÷ Vout Vin Ip,u Ip,d C R C VCO (전압제어 발진기) ① 전하 펌프(charge pump) PLL이며 R C  C로 구성된 부분은 저역통과 필터로도 작용한다. ② 출력신호(Vout)의 크기는 분주비 D에 의해 나누어진 후 입력 신호(Vin )와 비교되며, D는 정수만 가능하다. ③ 입력신호와 출력신호의 위상이 일치하면 VCO의 제어전압은 일정하게 유지된다. ④ 출력신호의 전압 크기는 전류원(Ipu , Ipd)의 크기와 무관하다. 문 9. 다음 회로와 같이 전류이득이 인 바이폴라 트랜지스터를 이용 하여 전류원을 구성하였을 때, I1과 Iref의 전류 비(Iref I )는? (단, 바이폴라 트랜지스터의 얼리 효과는 없는 것으로 한다) I1 Iref －VEE VCC Q1 Q2 Q3 R ①   ②   ③       ④       문 10. 다음 회로가 발진하기 위한 R R 의 조건으로 가장 옳은 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다) R1 R2 － ＋ H() Vout V1 V2 Hj  Vout V    RC jRC jRC ① R R ≥  ② R R   ③ R R   ④ R R ≥  문 11. 다음 논리회로에서 A＝1011, B＝1001이 입력되었을 때 출력 Y의 논리값은? A B Y ① 0111 ② 0010 ③ 1111 ④ 1010 문 12. 다음 논리회로의 출력 Y를 표현한 것으로 옳은 것은? A B D C A Y C B D VDD ① AB DC ② ABD C ③ AB DC ④ ABD C 전자회로 인 책형 3 쪽 문 13. 다음 DAC(Digital to Analog Converter) 회로에서 입력 논리값이 0010 (D0 D1 D2 D3)일 때, 출력전압(Vout)[V]은? (단, 연산증폭기의 특성은 이상적이라고 가정하며, 논리값 ‘1’ ＝ 10 V, 논리값 ‘0’ ＝ 0 V이다) － ＋ D0 D1 D2 D3 2R 2R 2R 2R 2R 2R R R R Vout ① －10 ② －5 ③ －2.5 ④ －1.25 문 14. 다음 JK 플립플롭을 사용한 회로에서 클럭(CLK)의 주파수가 100 kHz일 때, 단자 D의 출력신호(Dout) 주기[㎲]는?  B  B  C  C  D  D  A  A ＋ 5 V CLK Dout ① 20 ② 40 ③ 80 ④ 160 문 15. 다음 설명 중 옳지 않은 것은? ① 항복영역(breakdown region)에서 동작하는 제너 다이오드(zener diode)를 이용하여 전압 조정기(voltage regulator) 회로를 만들 수 있다. ② 일반적으로 차동증폭기의 공통모드제거비(Common-Mode Rejection Ratio, CMRR) 값은 클수록 좋다. ③ 연산증폭기를 사용하는 증폭기 회로에서 상당히 큰 입력 신호가 들어오면 선형적으로 반응하지 않을 수도 있다. ④ 이상적인 ADC(Analog to Digital Converter)의 최소 분해능 (resolution 또는 LSB)은 비트 수와 선형적 관계이다. 문 16. 다음 회로의 차동모드 이득(Vid Vout )으로 가장 옳은 것은? (단, 트랜지스터 M1과 M2는 동일한 NMOS, M3와 M4는 동일한 PMOS이며, body effect 영향은 무시한다) ＋ M3 M4 VBIAS － － Vout＋ M1 M2 Vcm   Vid ro1 ＝ ro2 ro3 ＝ ro4 gm1 ＝ gm2 gm3 ＝ gm4 Vcm   Vid VDD ① gmroro ② gmroro ③ gm roro gm   ④ gm roro gm   문 17. 다음 쌍안정(bistable) 회로의 입출력 전달특성을 나타낸 그림과 높은 쪽 문턱전압(VTH)의 값[V]으로 옳은 것은? － ＋ Vin 2 k 8 k R1 R2 Vout Vout VTL 0 VTH Vin 10 V (a) －10 V Vout VTL 0 VTH Vin 10 V (b) －10 V 입출력 전달특성 높은 쪽 문턱전압(VTH) ① (a) 2.0 ② (b) 2.0 ③ (a) 2.5 ④ (b) 2.5 문 18. 다음 회로의 소신호 전압이득(Vin Vout )을 표현한 식으로 가장 옳은 것은? (단, gm1 ≠ gm2 ≠ gm3 이며, body effect와 channel-length modulation 영향은 무시한다) Vout Vin M1 M2 M3 R1 R2 VDD VBIAS ①  gmRgmR ②  gmR gmRgmR ③  gmRgmR ④  gmR gmRgmR 전자회로 인 책형 4 쪽 문 19. 다음 발진기 회로의 출력 파형(Vout)으로 가장 옳은 것은? (단, 연산증폭기의 특성은 이상적이라고 가정한다) － ＋ － ＋ R2 R3 R1 Vout C ① t ② t ③ t ④ t 문 20. 다음 회로에 60 [Hz]의 교류전압이 입력되었을 때, 회로 동작에 대한 설명으로 옳지 않은 것은? (단, 연산증폭기의 특성은 이상적 이라고 가정한다) ＋ － VZ ＋ － R1 R2 R3 노드 A 노드 B 노드 D C1 V Vout in 노드 C ① 노드 A에는 전파(full-wave) 정류된 전압파가 출력되어 커패시터를 충전시키게 되며, 이 때 커패시터의 C값을 작게 할수록 리플전압은 작게 된다. ② 노드 B의 전압이 제너전압 VZ보다 클 때, 제너 다이오드는 도통 상태가 되어 노드 B의 전압이 VZ를 유지하게 되며, 이 때 바이폴라 트랜지스터의 VBE를 무시하면 Vout은  R R VZ 가 된다. ③ 외부 요인으로 노드 C의 전압 Vout이 감소하면, R R R Vout로 주어지는 노드 D의 전압이 감소하게 되며, 이는 연산증폭기 반전단자의 입력전압의 감소를 일시적으로 초래하게 된다. ④ 노드 D의 전압이 감소하면, 연산증폭기의 출력전압은 증가하게 되며, 결과적으로 에미터 전류를 증가시켜 Vout을 증가시키게 된다.